source: XOpenSparcT1/trunk/Xilinx/dram_fifo_fall.v @ 23

Revision 23, 5.2 KB checked in by pntsvt00, 15 years ago (diff)

supera il test di write e read dalla DDR

RevLine 
[23]1/*******************************************************************************
2*     This file is owned and controlled by Xilinx and must be used             *
3*     solely for design, simulation, implementation and creation of            *
4*     design files limited to Xilinx devices or technologies. Use              *
5*     with non-Xilinx devices or technologies is expressly prohibited          *
6*     and immediately terminates your license.                                 *
7*                                                                              *
8*     XILINX IS PROVIDING THIS DESIGN, CODE, OR INFORMATION "AS IS"            *
9*     SOLELY FOR USE IN DEVELOPING PROGRAMS AND SOLUTIONS FOR                  *
10*     XILINX DEVICES.  BY PROVIDING THIS DESIGN, CODE, OR INFORMATION          *
11*     AS ONE POSSIBLE IMPLEMENTATION OF THIS FEATURE, APPLICATION              *
12*     OR STANDARD, XILINX IS MAKING NO REPRESENTATION THAT THIS                *
13*     IMPLEMENTATION IS FREE FROM ANY CLAIMS OF INFRINGEMENT,                  *
14*     AND YOU ARE RESPONSIBLE FOR OBTAINING ANY RIGHTS YOU MAY REQUIRE         *
15*     FOR YOUR IMPLEMENTATION.  XILINX EXPRESSLY DISCLAIMS ANY                 *
16*     WARRANTY WHATSOEVER WITH RESPECT TO THE ADEQUACY OF THE                  *
17*     IMPLEMENTATION, INCLUDING BUT NOT LIMITED TO ANY WARRANTIES OR           *
18*     REPRESENTATIONS THAT THIS IMPLEMENTATION IS FREE FROM CLAIMS OF          *
19*     INFRINGEMENT, IMPLIED WARRANTIES OF MERCHANTABILITY AND FITNESS          *
20*     FOR A PARTICULAR PURPOSE.                                                *
21*                                                                              *
22*     Xilinx products are not intended for use in life support                 *
23*     appliances, devices, or systems. Use in such applications are            *
24*     expressly prohibited.                                                    *
25*                                                                              *
26*     (c) Copyright 1995-2009 Xilinx, Inc.                                     *
27*     All rights reserved.                                                     *
28*******************************************************************************/
29// The synthesis directives "translate_off/translate_on" specified below are
30// supported by Xilinx, Mentor Graphics and Synplicity synthesis
31// tools. Ensure they are correct for your synthesis tool(s).
32
33// You must compile the wrapper file dram_fifo_fall.v when simulating
34// the core, dram_fifo_fall. When compiling the wrapper file, be sure to
35// reference the XilinxCoreLib Verilog simulation library. For detailed
36// instructions, please refer to the "CORE Generator Help".
37
38`timescale 1ns/1ps
39
40module dram_fifo_fall(
41        rst,
42        wr_clk,
43        rd_clk,
44        din,
45        wr_en,
46        rd_en,
47        dout,
48        full,
49        empty,
50        wr_data_count);
51
52
53input rst;
54input wr_clk;
55input rd_clk;
56input [103 : 0] din;
57input wr_en;
58input rd_en;
59output [103 : 0] dout;
60output full;
61output empty;
62output [7 : 0] wr_data_count;
63
64// synthesis translate_off
65
66      FIFO_GENERATOR_V6_2 #(
67                .C_COMMON_CLOCK(0),
68                .C_COUNT_TYPE(0),
69                .C_DATA_COUNT_WIDTH(10),
70                .C_DEFAULT_VALUE("BlankString"),
71                .C_DIN_WIDTH(104),
72                .C_DOUT_RST_VAL("0"),
73                .C_DOUT_WIDTH(104),
74                .C_ENABLE_RLOCS(0),
75                .C_ENABLE_RST_SYNC(1),
76                .C_ERROR_INJECTION_TYPE(0),
77                .C_FAMILY("virtex5"),
78                .C_FULL_FLAGS_RST_VAL(1),
79                .C_HAS_ALMOST_EMPTY(0),
80                .C_HAS_ALMOST_FULL(0),
81                .C_HAS_BACKUP(0),
82                .C_HAS_DATA_COUNT(0),
83                .C_HAS_INT_CLK(0),
84                .C_HAS_MEMINIT_FILE(0),
85                .C_HAS_OVERFLOW(0),
86                .C_HAS_RD_DATA_COUNT(0),
87                .C_HAS_RD_RST(0),
88                .C_HAS_RST(1),
89                .C_HAS_SRST(0),
90                .C_HAS_UNDERFLOW(0),
91                .C_HAS_VALID(0),
92                .C_HAS_WR_ACK(0),
93                .C_HAS_WR_DATA_COUNT(1),
94                .C_HAS_WR_RST(0),
95                .C_IMPLEMENTATION_TYPE(2),
96                .C_INIT_WR_PNTR_VAL(0),
97                .C_MEMORY_TYPE(1),
98                .C_MIF_FILE_NAME("BlankString"),
99                .C_MSGON_VAL(1),
100                .C_OPTIMIZATION_MODE(0),
101                .C_OVERFLOW_LOW(0),
102                .C_PRELOAD_LATENCY(0),
103                .C_PRELOAD_REGS(1),
104                .C_PRIM_FIFO_TYPE("1kx36"),
105                .C_PROG_EMPTY_THRESH_ASSERT_VAL(4),
106                .C_PROG_EMPTY_THRESH_NEGATE_VAL(5),
107                .C_PROG_EMPTY_TYPE(0),
108                .C_PROG_FULL_THRESH_ASSERT_VAL(1023),
109                .C_PROG_FULL_THRESH_NEGATE_VAL(1022),
110                .C_PROG_FULL_TYPE(0),
111                .C_RD_DATA_COUNT_WIDTH(10),
112                .C_RD_DEPTH(1024),
113                .C_RD_FREQ(1),
114                .C_RD_PNTR_WIDTH(10),
115                .C_UNDERFLOW_LOW(0),
116                .C_USE_DOUT_RST(1),
117                .C_USE_ECC(0),
118                .C_USE_EMBEDDED_REG(0),
119                .C_USE_FIFO16_FLAGS(0),
120                .C_USE_FWFT_DATA_COUNT(0),
121                .C_VALID_LOW(0),
122                .C_WR_ACK_LOW(0),
123                .C_WR_DATA_COUNT_WIDTH(8),
124                .C_WR_DEPTH(1024),
125                .C_WR_FREQ(1),
126                .C_WR_PNTR_WIDTH(10),
127                .C_WR_RESPONSE_LATENCY(1))
128        inst (
129                .RST(rst),
130                .WR_CLK(wr_clk),
131                .RD_CLK(rd_clk),
132                .DIN(din),
133                .WR_EN(wr_en),
134                .RD_EN(rd_en),
135                .DOUT(dout),
136                .FULL(full),
137                .EMPTY(empty),
138                .WR_DATA_COUNT(wr_data_count),
139                .BACKUP(),
140                .BACKUP_MARKER(),
141                .CLK(),
142                .SRST(),
143                .WR_RST(),
144                .RD_RST(),
145                .PROG_EMPTY_THRESH(),
146                .PROG_EMPTY_THRESH_ASSERT(),
147                .PROG_EMPTY_THRESH_NEGATE(),
148                .PROG_FULL_THRESH(),
149                .PROG_FULL_THRESH_ASSERT(),
150                .PROG_FULL_THRESH_NEGATE(),
151                .INT_CLK(),
152                .INJECTDBITERR(),
153                .INJECTSBITERR(),
154                .ALMOST_FULL(),
155                .WR_ACK(),
156                .OVERFLOW(),
157                .ALMOST_EMPTY(),
158                .VALID(),
159                .UNDERFLOW(),
160                .DATA_COUNT(),
161                .RD_DATA_COUNT(),
162                .PROG_FULL(),
163                .PROG_EMPTY(),
164                .SBITERR(),
165                .DBITERR());
166
167
168// synthesis translate_on
169
170endmodule
171
Note: See TracBrowser for help on using the repository browser.